实时译码器是容错量子计算的经典瓶颈。我们正在为双变量自行车码——IBM [[144,12,12]] "gross" 码所属的码族——构建 FPGA Relay 置信传播译码器， 采用与经典 LDPC 产品相同的验证生成流程。
我们用发布产品的方式发布进展：要么实测，要么标注为目标。
| 里程碑 | 状态 |
|---|---|
| Relay-BP 浮点黄金模型（中继腿、系综、无序记忆强度），与公开算法严格一致 | 完成 实测 |
| 电路级去极化噪声下的收敛性，窗口化译码矩阵（1008 校验 × 8785 错误机制） | 100/100 试验 实测 |
| FPGA 流水线化 BP 迭代（2 周期校验/变量更新） | 118 MHz 实测 |
| 已发表的 FPGA 参考实现（对照） | 83 MHz |
| 中等规模距离-5 全并行译码器，完成综合 | 完成 实测 |
| 完整 gross 码实时译码器，定点化，系统集成 | 目标 |
一条诚实的负面结论，因为它同样重要：全 gross 码规模的全并行译码器 超出可综合的资源预算——我们逐比特等价的折叠数据流方案才是可行路径。
量子 LDPC 译码本质是准循环码上的置信传播——正是我们的 5G NR 与 CCSDS 生成器早已生成、验证并完成时序收敛的结构。量子计划直接复用这套经过证明的机器。
译码器的逻辑错误率是统计性结论——只有当硬件被证明与产生曲线的模型是同一个算法时， 这些曲线才可信。我们的三层等价链恰好保证这一点。