我们如何设计、生成并验证 FPGA IP，写给评估它的工程师看。这些文章里的每一个数字都是实测结果。
一台生成好的译码器，交给 AI 做 FPGA 资源优化。AI 用折叠把逻辑砍到约三分之一， 诊断出掉时钟是微架构问题不是折叠问题，换上旋转读取把时钟提回 160 MHz，认掉一条实测更慢的死路， 并把每一步都逐比特验证。
一台完整的 802.11a 接收机，从 MATLAB 参考设计变成没有人手写过一行的逐比特一致 FPGA 硬件，并把一段 MATLAB 生成的波形 0 误码恢复。每一层是如何对照标准核对的。
一颗 5G LDPC 译码器，RTL 由 Python 算法生成，时钟从 221 优化到 463 MHz，在同一颗 FPGA 上 越过付费商用 IP。最难的是层与层之间的数据依赖，而非在哪插寄存器。
一条参数化流程，自动生成、自动收敛、逐位验证二十种 5G LDPC 译码器配置。调好一个是特例， 把整批自动做出来、并逐个证明，才是方法。