IP 核系列

无线 PHY

完整的 802.11a Wi-Fi 接收物理层 FPGA 实现：从基带 I/Q 采样到恢复出的数据比特。包检测、载波频偏校正、OFDM 解调、信道均衡、软解调与维特比译码，全部以逐比特一致的 RTL 自动生成，并通过逐比特恢复一段 MATLAB 生成的标准波形（0 误码）得到验证。它部署在 ADALM-Pluto 软件无线电这台边缘端设备上，切分到 FPGA 逻辑、嵌入式 ARM 与主机三层，在每一档数据率上空口恢复出所传输的图像。

旗舰

把标准波形逐比特收回来的接收机

接收机的输入是 MATLAB WLAN 工具箱生成的波形，经过 12 比特 ADC 模型，再交给定点硬件译码。下面每一个数字都是实测的工具结果：Vivado 布局布线时序报告、资源占用报告，或逐比特的 cocotb 交叉验证。

0 误码

MATLAB 802.11a 波形逐比特恢复，共 38,400 比特实测

162.7 MHz

接收时钟，完整接收机在 Zynq-7010 上布局布线收敛实测

54 Mbps

持续保持 802.11a 最高数据率（64-QAM，码率 3/4）实测

8 / 8

逐比特译码的数据率档位，从 BPSK 到 64-QAM 实测

先表征，再分三层部署

完整的接收机作为一个整体，在 Zynq-7010 上做了一次完整布局布线，也另外在 Zynq UltraScale+ RFSoC 上做了表征以展示时钟余量。但在 ADALM-Pluto 本身上，完整接收机和无线电自己的接口逻辑放不下，所以上板部署被拆到三层：同步前端放进 FPGA，其余交给主机，并做了空口实测。下面每个数字都是真实实测结果。

结果	数值	来源
接收时钟，完整接收机 (Zynq-7010 布局布线)	162.7 MHz	Vivado 布局布线，双时钟实测
接收时钟，Zynq UltraScale+ RFSoC (表征)	309.6 MHz	Vivado 时序汇总实测
逻辑资源，完整接收机 (Zynq-7010 布局布线)	8,514 LUT / 8,233 FF	Vivado 资源占用实测
空口交付图像，全部八档	逐比特 100%	原始单包 832 里 831，一次信道抖动实测
连续译码，90 秒连跑	1390 / 1390	每个包，无需复位实测
端到端恢复，MATLAB 波形到定点接收机	0 误码 / 38,400 比特	逐比特交叉验证实测

完整接收机（约 8,500 个逻辑单元）加上无线电的接口逻辑（又约 8,500 个），超过了 Pluto 上总共的 17,600 个，所以上板部署把最吃速率的同步前端留在 FPGA，其余更重的后端交给主机，两级接口分别走 DMA 和 USB。它连续运行：消费一条不间断的基带采样流，自己找出每一个包，一个接一个地译码、包与包之间无需复位，在全部八个数据率档位上都把发送的比特精确收回。